Меню

Что такое синхронный цифровой счетчик

Синхронные двоичные счетчики

Синхронные счетчики являются самыми быстродействующими. Кроме того, методика их синтеза наиболее простая. К недостаткам синхронных счетчиков следует отнести их достаточно большую схемную сложность при большом числе разрядов.

Методика синтеза синхронных счетчиков практически ничем не отличается от методики синтеза триггеров, которые в данном случае выступают в роли запоминающих устройств. Единственное, пожалуй, отличие состоит в том, что в качестве исходных данных заполняется не таблица истинности, а таблица функционирования счетчика на весь цикл его работы.

Проведем синтез синхронного суммирующего двоичного счетчика с модулем счета Ксч = 8 и кодом 4-2-1, для чего составим соответствующую таблицу функционирования (табл. 3.18).

Таблица функционирования трехразрядного суммирующего двоичного счетчика

Табл.3.18 составлена таким образом, что номер такта n совпадает с числом, записанным в счетчике в двоичном коде. В каждой строке подразумевается наличие счетного (тактового) импульса, поэтому в целях сокращения объема таблицы столбец с данными о счетном импульсе по умолчанию опущен. Данные о предыдущем такте в таблице располагаются на соседней сверху строке.

Заполним алгебраические диаграммы выходов всех разрядов счетчика (рис. 3.24). Координатами в каждой диаграмме являются значения разрядов счетчика в (n – 1)-м такте. В каждую ячейку с данными координатами записывается состояние данного разряда в предыдущем (n – 1)-м такте в прямой или инверсной форме в зависимости от данных таблицы функционирования. Дальнейшая обработка алгебраических диаграмм ведется обычным образом. Одноименные ячейки заключаются в контуры (или выделяются серым фоном) и по ним считываются аналитические выражения соответствующих уравнений функционирования разрядов счетчика.

Рис. 3.24. Алгебраические диаграммы выходов трехразрядного суммирующего двоичного счетчика

Условное графическое обозначение синтезированного счетчика приведено на рис.3.25. Сокращенное обозначение СТ происходит от английского counter – счетчик.

Рис. 3.25. Условное графическое обозначение синхронного суммирующего двоичного счетчика

Из синтезированной схемы видно, что длительность процесса установления сигналов на выходе синхронного счетчика равна длительности задержки применяемых триггеров, т.е. Тз.сч = Тз.тр. Разрешающее время счетчика (минимальный период поступления счетных импульсов) также равняется разрешающему времени триггеров Тразр.сч= Тразр.тр. Однако с увеличением разрядности, т.е. в связи с добавлением необходимых конъюнкторов и, следовательно, затягиванием процесса записи новой информации в основные триггеры, разрешающее время счетчика увеличивается на значение средней задержки распространения сигналов в этом дополнительном элементе Тразр.сч=Тразр.тр. + Трз.р.ср.

Рассмотрим применение синтезированного счетчика в качестве преобразователя временного интервала в двоичный код, используемого, например, в радиолокационных станциях.

Принцип построения такого преобразователя состоит в подсчете числа N импульсов тактового генератора G, укладывающихся в преобразуемом (измеряемом) интервале времени Тизм (рис. 3.26)

где Тn – период повторения тактовых импульсов.

Рис. 3.26. Схема преобразователя временного интервала в двоичный код

До прихода стартового импульса (1) управляющий RS-триггер находится в нулевом состоянии, поэтому тактовые импульсы не могут пройти через конъюнктор на вход счетчика СT (рис. 3.27), который также находится в нулевом состоянии, что обеспечивается своевременной подачей на него сигнала сброса (4).

Рис. 3.27. Временные диаграммы преобразователя временного интервала в двоичный код

Старт-импульс (1), отмечающий начало временного интервала, ставит триггер в состояние единицы (6), обеспечивающее прохождение тактовых импульсов (5) через конъюнктор в счетчик (7). Стоп-импульс (2), приходящий в конце временного интервала, возвращает триггер в исходное нулевое состояние, прекращая поступление тактовых импульсов в счетчик.

Читайте также:  Счетчик банкнот speed 70a

После окончания счета с помощью импульса считывания (3) показания счетчика записываются в D-триггеры, образующие регистр памяти RG. Для подготовки счетчика к измерению нового интервала времени после снятия показаний из него поступает импульс установки всех разрядов в нулевое состояние – импульс сброса (4).

Еще одним важным фактором является применение синхронных двоичных счетчиков в качестве делителей частоты повторения импульсов. Если взять любой счетчик с модулем счета Ксч, то частота импульсов на выходе его старшего разряда оказывается в Ксч раз меньше частоты тактовых (счетных) импульсов. Вообще же каждый разряд двоичного счетчика уменьшает частоту повторения импульсов в два раза, поэтому, переключая выход с одного разряда на другой, можно изменять коэффициент деления частоты повторения импульсов.

Этот метод заложен в построении делителей частоты повторения импульсов с управляемым коэффициентом деления, определяемым следующей формулой:

,

где Fп.вых – частота повторения выходных импульсов;

Fп.вх – частота повторения входных сигналов;

m – число двоичных разрядов счетчика и сигналов управления;

ai – разрядные сигналы управления, принимающие значения 0 или 1.

В этом случае сигналы, снимаемые с выходов разрядов счетчика, умножаются на соответствующие управляющие сигналы ai и объединяются на общем выходе устройства. Но для того чтобы эти сигналы были распределены по времени, необходимо предусмотреть специальное комбинационное цифровое устройство. Рассмотрим пример синтеза такого устройства на основе трехразрядного двоичного суммирующего счетчика. Для этого составим соответствующую таблицу истинности (табл. 3.19).

Таблица истинности КЦУ, расставляющего по тактам разрядные сигналы

Табл. 3.19 состоит из двух частей: в левой части указаны значения сигналов всех трех разрядов счетчика, а в правой – сигналы, следующие с частотой повторения импульсов каждого из разрядов, которые, если их перемножить на управляющие и счетные сигналы, будут объединены на общем выходе. Требования, предъявляемые к этим сигналам, заключаются в том, чтобы они не возникали одновременно (не более одного в каждом такте) и были максимально равномерно распределены по тактам.

Рассмотрим синтез вычитающего синхронного двоичного счетчика, составив соответствующую таблицу функционирования (табл. 3.20). Легко заметить, что такую таблицу можно получить путем инвертирования сигналов всех разрядов таблицы функционирования суммирующего счетчика, т.е. вычитающий счетчик можно получить из суммирующего, если выходные сигналы снимать с инверсных выходов его триггеров.

Таблица функционирования трехразрядного вычитающего двоичного счетчика

Табл. 3.20 составлена таким образом, что номер такта n не совпадает с записанным в счетчике числом. Верхнюю строку в ней занимает максимальное число 7. В конце цикла (нижняя строка) счетчик обнуляется.

Алгебраические диаграммы выходов всех разрядов вычитающего синхронного счетчика приведены на рис. 3.28.

Рис. 3.28. Алгебраические диаграммы выходов трехразрядного вычитающего двоичного счетчика

Для того чтобы не вводить в схему дополнительные элементы в виде конъюнкторов (или элементов И-НЕ, если сигналы снимать с неинвертированных выходов разрядов) и не ухудшать этим быстродействие счетчика, можно использовать универсальные JK-триггеры (рис. 3.29).

Рис. 3.29. Схема синхронного вычитающего двоичного счетчика

Рассмотрим пример использования вычитающего счетчика в устройстве преобразования двоичного кода во временной интервал (рис. 3.30).

Рис. 3.30. Схема преобразователя двоичного кода во временной интервал с использованием вычитающего счетчика

Читайте также:  Тбилиси такси по счетчику

Работа схемы с использованием вычитающего счетчика происходит следующим образом.

Отрицательный перепад напряжения пускового сигнала (1) опрокидывает RS-триггер в состояние единицы. С этого момента начинается формирование выходного сигнала (2), и тактовые импульсы (3) через конъюнктор получают возможность проходить на вход с вычитающего счетчика СТ (импульсы 4). Это продолжается до тех пор, пока число тактовых импульсов не станет равным числу, предварительно записанному в счетчике, а все разряды счетчика при этом окажутся в нулевом состоянии, что будет зарегистрировано дизъюнктором. Тогда на его выходе (5) образуется отрицательный перепад напряжения, который вернет RS-триггер в исходное нулевое состояние, закончив этим формирование длительности выходного сигнала (2).

Рассмотрим теперь варианты реализации синхронных реверсивных счетчиков. Если счетные сигналы Тс поступают по двум шинам: суммирующей Тс.u (count up – считать на увеличение, в прямом направлении) и вычитающей Tc.d (count down – считать на уменьшение, в обратном направлении), то структура реализуемого счетчика следует из объединения с помощью дизъюнкции двух соотношений, выведенных для суммирующего и вычитающего счетчиков

Этой формуле соответствует схема, изображенная на рис. 3.31, которая лежит в основе счетчиков типа ИЕ7, выпускаемых промышленностью. Достоинством этой схемы является то, что в ней используются наипростейшие асинхронные Т-триггеры, не зависящие от номера разряда счетчика. К недостаткам можно отнести некоторое увеличение задержки переключения за счет введения дополнительных элементов И- ИЛИ-НЕ

а также тот факт, что эти элементы зависят от номера разряда и усложняются с его увеличением.

Рис. 3.31. Схема синхронного реверсивного счетчика с тактовыми сигналами,
поступающими раздельно на суммирующий и вычитающий входы

Рассмотрим вариант реализации счетчика, в котором задержка переключения уменьшена до минимума, определяемого триггерами, а элементы И-ИЛИ-НЕ используются одинаковые. При этом возрастают требования, предъявляемые к триггерам (так как с увеличением номера разряда растет требуемое число управляющих входов J и К и необходим вход синхронизации). Здесь также наряду со счетным входом уместно наличие специального сигнала реверса R, который берется равным нулю в режиме суммирования и равным единице – в режиме вычитания.

Преодолеть указанные недостатки счетчиков в отношении неодинаковости разрядных триггеров и их сложности можно путем применения метода сквозного переноса. Однако за такое упрощение придется расплачиваться увеличением разрешающего времени счетчика и, следовательно, уменьшением максимальной частоты повторения счетных сигналов.

Идея сквозного переноса основана на том, что необходимые произведения образуются не каждый раз снова на каждом разряде счетчика, а накапливаются постепенно, при переходе от младших разрядов к старшим.

Схема двух разрядов такого счетчика приведена на рис. 3.32. В этой схеме сигналы переноса во время записи информации в основные триггеры разрядов проходят как бы насквозь через элементы И-ИЛИ, начиная с младшего (первого) разряда и кончая старшим. При таком способе управления триггерами в m-разрядном счетчике происходит задержка сигнала, равная времени (m – 1)Тз.р.ср., что увеличивает на это же значение разрешающее время данного счетчика по сравнению со счетчиком с синхронным (параллельным) переносом.

Рис. 3.32. Схема каскадов синхронного реверсивного счетчика со сквозным переносом

Существуют и другие версии сквозного переноса в синхронных счетчиках. Более простым способом на том же принципе реализуется сквозной перенос в суммирующих и вычитающих счетчиках.

Читайте также:  Что надо сделать для установки счетчиков

Реверсивные счетчики широко используются в цифровых следящих системах, где управление производится с помощью стробов, следящих за каким-либо переменным параметром (например задержкой эхо-сигнала, отраженного от сопровождаемой цели). Если значение параметра, например Тэ (рис. 3.33), уменьшается, то наблюдаемый сигнал попадает в первый строб (Tстр1) и дискриминатор выдает импульс ТD, поступающий на вычитающую шину счетчика, если значение параметра увеличивается, образуется импульс ТU от второго строба (Тстр2), идущий на суммирующую шину.

Рис. 3.33. Структурная схема цифровой следящей системы с использованием реверсивного счетчика

Источник



Счётчики. Синхронные счетчики

Введение в цифровую схемотехнику

12. Счётчики. Синхронные счетчики

Синхронные (или параллельные) счетчики представляют собой наиболее быстродействующую разновидность счетчиков. Наращивание их разрядности при соблюдении определенных условий не приводит к увеличению полной задержки срабатывания. То есть можно считать, что именно синхронные счетчики работают как идеальные счетчики, все разряды которых срабатывают одновременно, параллельно. Задержка срабатывания счетчика в этом случае примерно равна задержке срабатывания одного триггера. Достигается такое быстродействие существенным усложнением внутренней структуры микросхемы.

Вместе с тем недостатком синхронных счетчиков является более сложное управление их работой по сравнению с асинхронными счетчиками и с синхронными счетчиками с асинхронным переносом. Поэтому синхронные счетчики целесообразно применять только в тех случаях, когда действительно требуется очень высокое быстродействие, очень высокая скорость переключения разрядов. Иначе усложнение схемы управления может быть не оправдано.

Временная диаграмма работы синхронных двоичных счетчиков

Синхронные счетчики стандартных серий

Возможности применения синхронных (параллельных) счетчиков очень широки. Достаточно сказать, что они без всяких проблем могут заменить во всех схемах как асинхронные (последовательные) счетчики, так и синхронные счетчики с асинхронным (последовательным) переносом. При необходимости достижения максимального быстродействия они имеют большие преимущества по сравнению со всеми другими счетчиками. Их выходной код устанавливается одновременно при любом количестве разрядов без применения дополнительных выходных регистров (которые требовались в случае асинхронных счетчиков и синхронных счетчиков с асинхронным переносом). Сначала остановимся на методах каскадирования счетчиков. В отличие от других типов счетчиков, синхронные счетчики можно соединять различными способами, причем способ соединения различен для разного количества микросхем. В качестве примера возьмем микросхемы ИЕ17.

Объединение двух счетчиков ИЕ17

Управляемый делитель частоты с коэффициентом пересчета, задаваемым входным кодом, реализуется на синхронных счетчиках довольно просто. Сигнал переноса -CR старшего счетчика подается на вход разрешения записи –EWR. Счетчики работают в режиме обратного счета (на вход U/D подан сигнал логического нуля).

Управляемый делитель частоты

При достижении всеми счетчиками нулевого кода вырабатывается сигнал переноса -CR, переводящий счетчики в режим параллельной записи входного управляющего кода. Следующим положительным фронтом тактового сигнала С входной код записывается в счетчики. Это приводит к новому циклу счета от входного кода до нуля. Коэффициент пересчета делителя частоты равен (N+1), где N — входной код, который может принимать значения от 1 до (2n–1), где n — количество разрядов кода. Условие правильной работы делителя частоты следующее: период тактового сигнала не должен быть меньше полной задержки переноса. Длительность выходного сигнала делителя частоты равна периоду тактовой частоты.

Источник

Приборы счетчики инструменты © 2021
Внимание! Информация, опубликованная на сайте, носит исключительно ознакомительный характер и не является рекомендацией к применению.